Verification Methodology Manual for SystemVerilog

Verification Methodology Manual for SystemVerilog

لا توجد تقييمات بعد
2014 · الإنجليزية · غلاف ورقي · 3 طبعات
أضف إلى الرف

قيم هذا الكتاب


تصدير مجلة الكتاب

الوصف

Offers users the first resource guide that combines both the methodology and basics of SystemVerilog Addresses how all these pieces fit together and how they should be used to verify complex chips rapidly and thoroughly. Unique in its broad coverage of SystemVerilog, advanced functional verification, and the combination of the two.

تفاصيل الكتاب

تنسيق غلاف ورقي
صفحات 520 صفحات
لغة الإنجليزية
منشور ديسمبر 5, 2014
الناشر Springer
الطبعات 3 طبعات
رقم ISBN-10 1461498139
رقم ISBN-13 9781461498131
أضف إلى الرف

قيم هذا الكتاب


تصدير مجلة الكتاب